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  Generated by:           Encounter(R) RTL Compiler v08.10-s222_1
  Generated on:           Apr 13 2010  07:16:22 AM
  Module:                 leon3mp 
  Technology library:     MITLL_XLP_YQ 
  Operating conditions:   nom (balanced_tree)
  Wireload mode:          enclosed
  Area mode:              timing library
============================================================

                     Instance                       Cells  Cell Area  Net Area   Wireload     
----------------------------------------------------------------------------------------------
leon3mp                                            484388   18783634         0     <none> (D) 
  cpu[0].u0                                        474266   18414454         0     <none> (D) 
    cmem0                                          430489   16703534         0     <none> (D) 
      im0[0].idata0                                198676    7591915         0     <none> (D) 
        x0                                         198676    7591915         0     <none> (D) 
      dd0[0].ddata0                                193967    7545170         0     <none> (D) 
        x0                                         193967    7545170         0     <none> (D) 
      dt0[0].dtags0                                 20459     818881         0     <none> (D) 
        x0                                          20459     818881         0     <none> (D) 
      im0[0].itags0                                 17384     747489         0     <none> (D) 
        x0                                          17382     747436         0     <none> (D) 
    rf0                                             28000    1159155         0     <none> (D) 
      rhu                                           28000    1159155         0     <none> (D) 
    p0                                              15775     551649         0     <none> (D) 
      iu0                                           10590     374506         0     <none> (D) 
        U_1                                          4901     151786         0     <none> (D) 
          plus_2491_34:add_219_41                     363      11059         0     <none> (D) 
        U_0                                          2366      70443         0     <none> (D) 
          plus_621_46:add_219_41                      277       8387         0     <none> (D) 
          plus_624_46:add_219_41                      263       8080         0     <none> (D) 
          inc_plus_2387_47:plus_247_41:add_1216_14    132       4177         0     <none> (D) 
      c0                                             5183     177083         0     <none> (D) 
        dcache0                                      2256      76112         0     <none> (D) 
        a0                                           1926      65701         0     <none> (D) 
        icache0                                       939      33950         0     <none> (D) 
  sr1                                                2497      93083         0     <none> (D) 
    sdctrl                                           1207      41798         0     <none> (D) 
  dcom0                                              1471      54989         0     <none> (D) 
    dcom_uart0                                        885      32368         0     <none> (D) 
      inc_plus_116_29:plus_247_41:add_1216_14          52       1869         0     <none> (D) 
    dcom0                                             564      21830         0     <none> (D) 
      inc_plus_86_36:plus_247_41:add_1216_14           59       2883         0     <none> (D) 
    ahbmst0                                            22        791         0     <none> (D) 
  apb0                                               1570      53316         0     <none> (D) 
  timer0                                             1286      47638         0     <none> (D) 
    dec_sub_140_34:sub_293_41:sub_1284_14             130       3652         0     <none> (D) 
  ahb0                                               1148      39466         0     <none> (D) 
  uart1                                               761      28311         0     <none> (D) 
  irqctrl0                                            604      21039         0     <none> (D) 
  dsu0                                                465      19765         0     <none> (D) 
    x0                                                465      19765         0     <none> (D) 
      inc_plus_307_44:plus_247_41:add_1216_14          55       2792         0     <none> (D) 
  grgpio0                                             128       6277         0     <none> (D) 
  rst0                                                  8       1130         0     <none> (D) 
  bdr[3].data_pad                                      24        565         0     <none> (D) 
    v[7].x0                                             3         71         0     <none> (D) 
    v[6].x0                                             3         71         0     <none> (D) 
    v[5].x0                                             3         71         0     <none> (D) 
    v[4].x0                                             3         71         0     <none> (D) 
    v[3].x0                                             3         71         0     <none> (D) 
    v[2].x0                                             3         71         0     <none> (D) 
    v[1].x0                                             3         71         0     <none> (D) 
    v[0].x0                                             3         71         0     <none> (D) 
  bdr[2].data_pad                                      24        565         0     <none> (D) 
    v[7].x0                                             3         71         0     <none> (D) 
    v[6].x0                                             3         71         0     <none> (D) 
    v[5].x0                                             3         71         0     <none> (D) 
    v[4].x0                                             3         71         0     <none> (D) 
    v[3].x0                                             3         71         0     <none> (D) 
    v[2].x0                                             3         71         0     <none> (D) 
    v[1].x0                                             3         71         0     <none> (D) 
    v[0].x0                                             3         71         0     <none> (D) 
  bdr[1].data_pad                                      24        565         0     <none> (D) 
    v[7].x0                                             3         71         0     <none> (D) 
    v[6].x0                                             3         71         0     <none> (D) 
    v[5].x0                                             3         71         0     <none> (D) 
    v[4].x0                                             3         71         0     <none> (D) 
    v[3].x0                                             3         71         0     <none> (D) 
    v[2].x0                                             3         71         0     <none> (D) 
    v[1].x0                                             3         71         0     <none> (D) 
    v[0].x0                                             3         71         0     <none> (D) 
  bdr[0].data_pad                                      24        565         0     <none> (D) 
    v[7].x0                                             3         71         0     <none> (D) 
    v[6].x0                                             3         71         0     <none> (D) 
    v[5].x0                                             3         71         0     <none> (D) 
    v[4].x0                                             3         71         0     <none> (D) 
    v[3].x0                                             3         71         0     <none> (D) 
    v[2].x0                                             3         71         0     <none> (D) 
    v[1].x0                                             3         71         0     <none> (D) 
    v[0].x0                                             3         71         0     <none> (D) 
  pio_pads[7].pio_pad                                   3         71         0     <none> (D) 
  pio_pads[6].pio_pad                                   3         71         0     <none> (D) 
  pio_pads[5].pio_pad                                   3         71         0     <none> (D) 
  pio_pads[4].pio_pad                                   3         71         0     <none> (D) 
  pio_pads[3].pio_pad                                   3         71         0     <none> (D) 
  pio_pads[2].pio_pad                                   3         71         0     <none> (D) 
  pio_pads[1].pio_pad                                   3         71         0     <none> (D) 
  pio_pads[0].pio_pad                                   3         71         0     <none> (D) 
  errorn_pad                                            2         52         0     <none> (D) 

 (D) = wireload is default in technology library
Warning : Possible timing problems have been detected in this design. [TIM-11]
        : The design is 'leon3mp'.
        : Use 'report timing -lint' for more information.